während des Projekts
- Strukturierter Design
(allfällige analoge Funktionen in Zusammenarbeit mit Partner) - VHDL-Codierung
- Core-Einbindung
- Block- und Systemverifikation
(PSL: Properts Specification Language
SV: System Verilog) - Testbench
- Synthese (FPGA)
(für ASIC mit Partner) - Place & Route (FPGA)
(für ASIC mit Partner)
